verilog/v_hier_subprim.v:001: COMMENT  '// DESCRIPTION: Verilog-Perl: Example Verilog for testing package'
verilog/v_hier_subprim.v:002: COMMENT  '//'
verilog/v_hier_subprim.v:003: COMMENT  '// This file ONLY is placed into the Public Domain, for any use,'
verilog/v_hier_subprim.v:004: COMMENT  '// without warranty, 2000-2012 by Wilson Snyder.'
verilog/v_hier_subprim.v:006: COMMENT  '// surefire lint_off UDPUNS'
verilog/v_hier_subprim.v:008: MODULE  'primitive' 'v_hier_prim' undef '0'
verilog/v_hier_subprim.v:008: COMMENT  '/*AUTOARG*/'
verilog/v_hier_subprim.v:009: COMMENT  '// Outputs'
verilog/v_hier_subprim.v:010: PORT  'q' 'module' '' '' '' '1'
verilog/v_hier_subprim.v:011: COMMENT  '// Inputs'
verilog/v_hier_subprim.v:012: PORT  'a' 'module' '' '' '' '2'
verilog/v_hier_subprim.v:014: VAR  'port' 'q' 'module' '' '' '' ''
verilog/v_hier_subprim.v:014: PORT  'q' 'module' 'output' '' '' '0'
verilog/v_hier_subprim.v:015: VAR  'port' 'a' 'module' '' '' '' ''
verilog/v_hier_subprim.v:015: PORT  'a' 'module' 'input' '' '' '0'
verilog/v_hier_subprim.v:022: ENDMODULE  'endprimitive'
verilog/v_hier_subprim.v:025: MODULE  'module' 'bug27070' undef '1'
verilog/v_hier_subprim.v:027: VAR  'parameter' 'TAP' 'module' '' '' '' '4'b1001'
verilog/v_hier_subprim.v:028: ENDMODULE  'endmodule'
verilog/v_hier_sub.v:001: COMMENT  '// DESCRIPTION: Verilog-Perl: Example Verilog for testing package'
verilog/v_hier_sub.v:002: COMMENT  '//'
verilog/v_hier_sub.v:003: COMMENT  '// This file ONLY is placed into the Public Domain, for any use,'
verilog/v_hier_sub.v:004: COMMENT  '// without warranty, 2000-2012 by Wilson Snyder.'
verilog/v_hier_sub.v:006: MODULE  'module' 'v_hier_sub' undef '0'
verilog/v_hier_sub.v:006: COMMENT  '/*AUTOARG*/'
verilog/v_hier_sub.v:007: VAR  'port' 'clk' 'module' '' '' '' ''
verilog/v_hier_sub.v:007: PORT  'clk' 'module' 'input' '' '' '1'
verilog/v_hier_sub.v:008: VAR  'port' 'avec' 'module' '' '[3:0]' '' ''
verilog/v_hier_sub.v:008: PORT  'avec' 'module' 'input' '[3:0]' '' '2'
verilog/v_hier_sub.v:008: COMMENT  '// Comment for v_hier_sub, avec'
verilog/v_hier_sub.v:009: COMMENT  '/* Comment for v_hier_sub, qvec */'
verilog/v_hier_sub.v:009: VAR  'port' 'qvec' 'module' '' '[3:0]' '' ''
verilog/v_hier_sub.v:009: PORT  'qvec' 'module' 'output' '[3:0]' '' '3'
verilog/v_hier_sub.v:012: VAR  'parameter' 'FROM_DEFPARAM' 'module' '' '' '' '1'
verilog/v_hier_sub.v:014: VAR  'net' 'a1' 'module' 'supply1' '' '' ''
verilog/v_hier_sub.v:020: COMMENT  '// Outputs'
verilog/v_hier_sub.v:019: INSTANT  'v_hier_subsub' 'subsub0' ''
verilog/v_hier_sub.v:017: PARAMPIN  'IGNORED' ''sh20' '1'
verilog/v_hier_sub.v:021: PIN  'q' 'qvec[0]' '1'
verilog/v_hier_sub.v:022: COMMENT  '// Inputs'
verilog/v_hier_sub.v:023: PIN  'a' 'a1' '2'
verilog/v_hier_sub.v:023: ENDCELL  ''
verilog/v_hier_sub.v:023: COMMENT  '// Comment for subsub cell'
verilog/v_hier_sub.v:027: VAR  'genvar' 'K' 'module' '' '' '' ''
verilog/v_hier_sub.v:027: VAR  'genvar' 'K_UNUSED' 'module' '' '' '' ''
verilog/v_hier_sub.v:029: COMMENT  '// By pin position, inside generate'
verilog/v_hier_sub.v:030: INSTANT  'v_hier_subsub' 'subsub2' ''
verilog/v_hier_sub.v:030: PIN  '' 'qvec[2]' '1'
verilog/v_hier_sub.v:030: PIN  '' '1'b0' '2'
verilog/v_hier_sub.v:030: ENDCELL  ''
verilog/v_hier_sub.v:034: FUNCTION  'function' 'foo' ''
verilog/v_hier_sub.v:035: ATTRIBUTE  '(* attribute *)'
verilog/v_hier_sub.v:036: COMMENT  '/* synopsys metacommenttest */'
verilog/v_hier_sub.v:037: VAR  'port' 'not_part_of_pinlist' 'function' '' '' '' ''
verilog/v_hier_sub.v:037: PORT  'not_part_of_pinlist' 'function' 'input' '' '' '0'
verilog/v_hier_sub.v:039: ENDTASKFUNC  'endfunction'
verilog/v_hier_sub.v:041: ENDMODULE  'endmodule'
verilog/parser_bugs.v:001: COMMENT  '// Not legal:'
verilog/parser_bugs.v:002: COMMENT  '// end : ADDRESS_TEST_BLOCK             // See 9.8.1'
verilog/parser_bugs.v:003: COMMENT  '// `define at EOF with no newline'
verilog/parser_bugs.v:005: MODULE  'module' 'bug26141' undef '0'
verilog/parser_bugs.v:006: VAR  'net' 'b' 'module' 'wire' '[0:3]' '' ''
verilog/parser_bugs.v:007: VAR  'net' 'a' 'module' 'wire' '' '' 'b[2]'
verilog/parser_bugs.v:008: ENDMODULE  'endmodule'
verilog/parser_bugs.v:010: MODULE  'module' 'bug26940' undef '0'
verilog/parser_bugs.v:011: ATTRIBUTE  '(* attribute *)'
verilog/parser_bugs.v:012: CONTASSIGN  'assign' 'q' '{1'b0,a}+{1'b0,b}'
verilog/parser_bugs.v:014: INSTANT  'adder' 'u_add' ''
verilog/parser_bugs.v:014: PIN  'q' 'q' '1'
verilog/parser_bugs.v:014: PIN  'a' 'd' '2'
verilog/parser_bugs.v:014: PIN  'b' 'd' '3'
verilog/parser_bugs.v:014: ENDCELL  ''
verilog/parser_bugs.v:020: ENDMODULE  'endmodule'
verilog/parser_bugs.v:022: MODULE  'module' 'bug26968' undef '0'
verilog/parser_bugs.v:023: VAR  'var' 'vect' 'module' '' 'reg [4:0]' '' '5'b10100'
verilog/parser_bugs.v:024: VAR  'net' 'tmp' 'module' 'wire' '[4:0]' '' '{vect[0],vect[1],vect[2],vect[3],vect[4]}'
verilog/parser_bugs.v:028: ENDMODULE  'endmodule'
verilog/parser_bugs.v:030: MODULE  'module' 'bug26969' undef '0'
verilog/parser_bugs.v:030: VAR  'port' 'ad' 'module' '' '[31:0]' '' ''
verilog/parser_bugs.v:030: PORT  'ad' 'module' 'input' '[31:0]' '' '1'
verilog/parser_bugs.v:030: VAR  'port' 'regff' 'module' '' '[15:0]' '' ''
verilog/parser_bugs.v:030: PORT  'regff' 'module' 'output' '[15:0]' '' '2'
verilog/parser_bugs.v:030: VAR  'port' 'read' 'module' '' '[31:0]' '' ''
verilog/parser_bugs.v:030: PORT  'read' 'module' 'input' '[31:0]' '' '3'
verilog/parser_bugs.v:031: INSTANT  'bufif0' 'ad_drv' '[31:0]'
verilog/parser_bugs.v:031: PIN  '' 'ad' '1'
verilog/parser_bugs.v:031: PIN  '' '{16'b0,regff}' '2'
verilog/parser_bugs.v:031: PIN  '' 'read' '3'
verilog/parser_bugs.v:031: ENDCELL  ''
verilog/parser_bugs.v:032: ENDMODULE  'endmodule'
verilog/parser_bugs.v:034: MODULE  'module' 'bug26970' undef '0'
verilog/parser_bugs.v:035: VAR  'parameter' 'A' 'module' '' '' '' '2'b1'
verilog/parser_bugs.v:035: VAR  'parameter' 'B' 'module' '' '' '' '3'b0'
verilog/parser_bugs.v:036: VAR  'parameter' 'x' 'module' '' '' '' '{B,B,B,A,A,B}'
verilog/parser_bugs.v:037: ENDMODULE  'endmodule'
verilog/parser_bugs.v:039: MODULE  'module' 'bug26997' undef '0'
verilog/parser_bugs.v:040: INSTANT  'MUX_REG_8x8' 'PAGE_REG_B3' ''
verilog/parser_bugs.v:041: PIN  'CLK' 'CLK' '1'
verilog/parser_bugs.v:042: COMMENT  '/*
			     .IN	(DATA_RES[31:24]),
			     .OUT	(PAGE[31:24]),
			     .EN_IN	(EN_B3),
			     .EN_OUT	(PAGE_SEL),
			     */'
verilog/parser_bugs.v:048: PIN  'TC' '' '2'
verilog/parser_bugs.v:049: PIN  'TD' '' '3'
verilog/parser_bugs.v:050: PIN  'TQ' '' '4'
verilog/parser_bugs.v:050: ENDCELL  ''
verilog/parser_bugs.v:051: ENDMODULE  'endmodule'
verilog/parser_bugs.v:053: MODULE  'module' 'bug27013' undef '0'
verilog/parser_bugs.v:054: INSTANT  'submod' 'u1' ''
verilog/parser_bugs.v:054: PIN  '' '0' '1'
verilog/parser_bugs.v:054: ENDCELL  ''
verilog/parser_bugs.v:055: INSTANT  'submod' 'u2' ''
verilog/parser_bugs.v:055: PIN  '' '1' '1'
verilog/parser_bugs.v:055: ENDCELL  ''
verilog/parser_bugs.v:056: ENDMODULE  'endmodule'
verilog/parser_bugs.v:058: MODULE  'module' 'bug27036' undef '0'
verilog/parser_bugs.v:059: VAR  'var' 'a_fifo_cam_indices' 'module' '' 'reg [2:0]' '[3:0]' ''
verilog/parser_bugs.v:059: VAR  'var' 'lt_fifo_cam_indices' 'module' '' 'reg [2:0]' '[5:0]' ''
verilog/parser_bugs.v:060: VAR  'net' 'db0_a_fifo_cam_indices' 'module' 'wire' '[2:0]' '' 'a_fifo_cam_indices[0]'
verilog/parser_bugs.v:061: ENDMODULE  'endmodule'
verilog/parser_bugs.v:063: MODULE  'module' 'bug27037' undef '0'
verilog/parser_bugs.v:064: VAR  'var' 'mem' 'module' '' 'reg' '[12:2]' ''
verilog/parser_bugs.v:065: VAR  'var' 'i' 'module' '' 'reg [7:0]' '' ''
verilog/parser_bugs.v:066: ENDMODULE  'endmodule'
verilog/parser_bugs.v:068: MODULE  'module' 'bug27039' undef '0'
verilog/parser_bugs.v:069: VAR  'var' 'i' 'module' '' 'integer' '' ''
verilog/parser_bugs.v:070: ENDMODULE  'endmodule'
verilog/parser_bugs.v:072: MODULE  'module' 'bug27045' undef '0'
verilog/parser_bugs.v:073: VAR  'port' 'clk' 'module' '' '' '' ''
verilog/parser_bugs.v:073: PORT  'clk' 'module' 'input' '' '' '1'
verilog/parser_bugs.v:073: VAR  'port' 'reset' 'module' '' '' '' ''
verilog/parser_bugs.v:073: PORT  'reset' 'module' 'input' '' '' '2'
verilog/parser_bugs.v:074: VAR  'port' 'd' 'module' '' '[7:0]' '' ''
verilog/parser_bugs.v:074: PORT  'd' 'module' 'input' '[7:0]' '' '3'
verilog/parser_bugs.v:075: VAR  'port' 'q' 'module' '' 'reg [7:0]' '' ''
verilog/parser_bugs.v:075: PORT  'q' 'module' 'output' 'reg [7:0]' '' '4'
verilog/parser_bugs.v:076: VAR  'parameter' 'REG_DELAY' 'module' '' '' '' '0'
verilog/parser_bugs.v:079: ENDMODULE  'endmodule'
verilog/parser_bugs.v:081: MODULE  'module' 'bug27062' undef '0'
verilog/parser_bugs.v:081: VAR  'port' 'D' 'module' '' '' '' ''
verilog/parser_bugs.v:081: PORT  'D' 'module' 'input' '' '' '1'
verilog/parser_bugs.v:081: VAR  'port' 'Q' 'module' '' '' '' ''
verilog/parser_bugs.v:081: PORT  'Q' 'module' 'output' '' '' '2'
verilog/parser_bugs.v:082: INSTANT  'p' '' ''
verilog/parser_bugs.v:082: PIN  '' 'Q' '1'
verilog/parser_bugs.v:082: PIN  '' 'D' '2'
verilog/parser_bugs.v:082: ENDCELL  ''
verilog/parser_bugs.v:083: ENDMODULE  'endmodule'
verilog/parser_bugs.v:087: MODULE  'module' 'bug27066' undef '0'
verilog/parser_bugs.v:088: VAR  'var' 'i' 'module' '' 'integer' '' ''
verilog/parser_bugs.v:089: VAR  'var' 't' 'module' '' 'time' '' ''
verilog/parser_bugs.v:090: VAR  'var' 'rt' 'module' '' 'realtime' '' ''
verilog/parser_bugs.v:091: FUNCTION  'function' 'toint' 'integer'
verilog/parser_bugs.v:092: VAR  'port' 'y' 'function' '' 'integer' '' ''
verilog/parser_bugs.v:092: PORT  'y' 'function' 'input' 'integer' '' '0'
verilog/parser_bugs.v:093: VAR  'port' 'x' 'function' '' '[15:0]' '' ''
verilog/parser_bugs.v:093: PORT  'x' 'function' 'input' '[15:0]' '' '0'
verilog/parser_bugs.v:095: ENDTASKFUNC  'endfunction'
verilog/parser_bugs.v:096: ENDMODULE  'endmodule'
verilog/parser_bugs.v:098: MODULE  'module' 'bug27067' undef '0'
verilog/parser_bugs.v:101: ENDMODULE  'endmodule'
verilog/parser_bugs.v:103: MODULE  'module' 'bug27072' undef '0'
verilog/parser_bugs.v:104: VAR  'port' 'sum' 'module' '' 'reg' '' ''
verilog/parser_bugs.v:104: PORT  'sum' 'module' 'output' 'reg' '' '1'
verilog/parser_bugs.v:105: VAR  'port' 'ci' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:105: PORT  'ci' 'module' 'input' '' '' '2'
verilog/parser_bugs.v:106: ENDMODULE  'endmodule'
verilog/parser_bugs.v:109: MODULE  'module' 'spec' undef '0'
verilog/parser_bugs.v:122: ENDMODULE  'endmodule'
verilog/parser_bugs.v:124: MODULE  'module' 'bugevent' undef '0'
verilog/parser_bugs.v:125: VAR  'var' 'e' 'module' '' 'event' '' ''
verilog/parser_bugs.v:128: ENDMODULE  'endmodule'
verilog/parser_bugs.v:130: MODULE  'module' 'bugio' undef '0'
verilog/parser_bugs.v:130: VAR  'port' 'a' 'module' '' '[31:0]' '' ''
verilog/parser_bugs.v:130: PORT  'a' 'module' 'input' '[31:0]' '' '1'
verilog/parser_bugs.v:130: VAR  'port' 'a2' 'module' '' '[31:0]' '' ''
verilog/parser_bugs.v:130: PORT  'a2' 'module' 'input' '[31:0]' '' '2'
verilog/parser_bugs.v:130: VAR  'port' 'o' 'module' '' '[15:0]' '' ''
verilog/parser_bugs.v:130: PORT  'o' 'module' 'output' '[15:0]' '' '3'
verilog/parser_bugs.v:130: VAR  'port' 'o2' 'module' '' '[15:0]' '' ''
verilog/parser_bugs.v:130: PORT  'o2' 'module' 'output' '[15:0]' '' '4'
verilog/parser_bugs.v:130: VAR  'port' 'ibit' 'module' '' '' '' ''
verilog/parser_bugs.v:130: PORT  'ibit' 'module' 'input' '' '' '5'
verilog/parser_bugs.v:131: ENDMODULE  'endmodule'
verilog/parser_bugs.v:133: MODULE  'module' 'buglocal' undef '0'
verilog/parser_bugs.v:140: CONTASSIGN  'assign' 'VDD' '1'b0'
verilog/parser_bugs.v:141: CONTASSIGN  'assign' 'VSS' '1'b1'
verilog/parser_bugs.v:142: VAR  'net' 'xxout' 'module' 'wire' '[71:0]' '' 'xxin'
verilog/parser_bugs.v:149: INSTANT  'nmos' '' ''
verilog/parser_bugs.v:149: PARAMPIN  '' 'PullTime' '1'
verilog/parser_bugs.v:149: PARAMPIN  '' 'PullTime' '2'
verilog/parser_bugs.v:149: PARAMPIN  '' '0' '3'
verilog/parser_bugs.v:149: PIN  '' 'PT' '1'
verilog/parser_bugs.v:149: PIN  '' 'PU' '2'
verilog/parser_bugs.v:149: PIN  '' '1'b1' '3'
verilog/parser_bugs.v:149: ENDCELL  ''
verilog/parser_bugs.v:150: INSTANT  'pulldown' 'pullinst' ''
verilog/parser_bugs.v:150: PIN  '' 'r' '1'
verilog/parser_bugs.v:150: ENDCELL  ''
verilog/parser_bugs.v:152: DEFPARAM  'defparam' 'x.y.z.PAR' '1'
verilog/parser_bugs.v:154: INSTANT  'cdrv' 'clk' ''
verilog/parser_bugs.v:154: PIN  '' 'clk' '1'
verilog/parser_bugs.v:154: ENDCELL  ''
verilog/parser_bugs.v:162: VAR  'net' '\33escapeneeded ' 'module' 'wire' '' '' '1'b1'
verilog/parser_bugs.v:163: VAR  'net' '\33escapenewlineend ' 'module' 'wire' '' '' '1'b1'
verilog/parser_bugs.v:165: VAR  'net' 'noescapenewlineend' 'module' 'wire' '' '' '1'b1'
verilog/parser_bugs.v:167: VAR  'net' 'noescapespaceend' 'module' 'wire' '' '' '1'b1'
verilog/parser_bugs.v:169: ENDMODULE  'endmodule'
verilog/parser_bugs.v:171: MODULE  'module' 'v2kparam' undef '0'
verilog/parser_bugs.v:172: VAR  'parameter' 'WIDTH' 'module' '' '' '' '1'
verilog/parser_bugs.v:173: VAR  'parameter' 'LENGTH' 'module' '' '' '' '1'
verilog/parser_bugs.v:173: VAR  'parameter' 'LENGTH2' 'module' '' '' '' '1'
verilog/parser_bugs.v:174: VAR  'port' 'myout' 'module' '' '[WIDTH-1:0]' '' ''
verilog/parser_bugs.v:174: PORT  'myout' 'module' 'output' '[WIDTH-1:0]' '' '1'
verilog/parser_bugs.v:175: VAR  'port' 'myin' 'module' '' '[LENGTH-1:0]' '' ''
verilog/parser_bugs.v:175: PORT  'myin' 'module' 'input' '[LENGTH-1:0]' '' '2'
verilog/parser_bugs.v:175: VAR  'port' 'myinb' 'module' '' '[LENGTH-1:0]' '' ''
verilog/parser_bugs.v:175: PORT  'myinb' 'module' 'input' '[LENGTH-1:0]' '' '3'
verilog/parser_bugs.v:177: CONTASSIGN  'assign' 'myout' 'myin^myinb^$callemptyparens'
verilog/parser_bugs.v:178: ENDMODULE  'endmodule'
verilog/parser_bugs.v:180: MODULE  'module' 'foreqn' undef '0'
verilog/parser_bugs.v:180: PORT  'in' 'module' '' '' '' '1'
verilog/parser_bugs.v:181: VAR  'port' 'in' 'module' '' '[1:0]' '' ''
verilog/parser_bugs.v:181: PORT  'in' 'module' 'input' '[1:0]' '' '0'
verilog/parser_bugs.v:182: VAR  'var' 'a' 'module' '' 'reg' '' ''
verilog/parser_bugs.v:182: VAR  'var' 'b' 'module' '' 'reg' '' ''
verilog/parser_bugs.v:183: VAR  'var' 'c' 'module' '' 'reg [1:0]' '' ''
verilog/parser_bugs.v:188: ENDMODULE  'endmodule'
verilog/parser_bugs.v:190: MODULE  'module' 'colonslash' undef '0'
verilog/parser_bugs.v:193: COMMENT  '//Error'
verilog/parser_bugs.v:195: COMMENT  '/*Another comment*/'
verilog/parser_bugs.v:199: ENDMODULE  'endmodule'
verilog/parser_bugs.v:201: MODULE  'module' 'enums' undef '0'
verilog/parser_bugs.v:202: VAR  'var' 'light' 'module' '' 'enum' '' ''
verilog/parser_bugs.v:203: VAR  'var' 'state' 'module' '' 'integer' '' ''
verilog/parser_bugs.v:203: VAR  'var' 'next' 'module' '' 'integer' '' ''
verilog/parser_bugs.v:204: VAR  'var' 'medal' 'module' '' 'enum' '' ''
verilog/parser_bugs.v:205: VAR  'var' 'E1' 'module' '' 'enum' '' ''
verilog/parser_bugs.v:206: VAR  'typedef' 'boolean' 'module' '' 'enum' '' ''
verilog/parser_bugs.v:207: VAR  'var' 'STATE' 'module' '' 'logic' '' ''
verilog/parser_bugs.v:207: VAR  'var' 'NSTATE' 'module' '' 'logic' '' ''
verilog/parser_bugs.v:208: ENDMODULE  'endmodule'
verilog/parser_bugs.v:210: MODULE  'module' 'invec' undef '0'
verilog/parser_bugs.v:211: VAR  'port' 'novec' 'module' '' 'logic' '' ''
verilog/parser_bugs.v:211: PORT  'novec' 'module' 'output' 'logic' '' '1'
verilog/parser_bugs.v:212: VAR  'port' 'range' 'module' '' 'logic [7:0]' '' ''
verilog/parser_bugs.v:212: PORT  'range' 'module' 'output' 'logic [7:0]' '' '2'
verilog/parser_bugs.v:213: VAR  'port' 'arrayAndRange' 'module' '' 'logic [1:0][7:0]' '' ''
verilog/parser_bugs.v:213: PORT  'arrayAndRange' 'module' 'output' 'logic [1:0][7:0]' '' '3'
verilog/parser_bugs.v:214: VAR  'port' 'arrayAndArrayAndRange' 'module' '' 'logic [2:0][1:0][7:0]' '' ''
verilog/parser_bugs.v:214: PORT  'arrayAndArrayAndRange' 'module' 'output' 'logic [2:0][1:0][7:0]' '' '4'
verilog/parser_bugs.v:215: VAR  'port' 'novec2' 'module' '' 'reg signed' '' ''
verilog/parser_bugs.v:215: PORT  'novec2' 'module' 'output' 'reg signed' '' '5'
verilog/parser_bugs.v:217: ENDMODULE  'endmodule'
verilog/parser_bugs.v:219: MODULE  'module' 'bug34575' undef '0'
verilog/parser_bugs.v:220: VAR  'net' 'a' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:220: VAR  'net' 'b' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:220: VAR  'net' 'c' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:220: VAR  'net' 'd' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:221: CONTASSIGN  'assign' 'a' '1'
verilog/parser_bugs.v:222: CONTASSIGN  'assign' 'b' '1'
verilog/parser_bugs.v:223: CONTASSIGN  'assign' 'c' '1'
verilog/parser_bugs.v:224: CONTASSIGN  'assign' 'd' '1'
verilog/parser_bugs.v:225: ENDMODULE  'endmodule'
verilog/parser_bugs.v:227: MODULE  'module' 'bug34649' undef '0'
verilog/parser_bugs.v:227: PORT  'name' 'module' '' '' '' '1'
verilog/parser_bugs.v:228: VAR  'port' 'name' 'module' '' 'reg' '' '0'
verilog/parser_bugs.v:228: PORT  'name' 'module' 'output' 'reg' '' '0'
verilog/parser_bugs.v:229: ENDMODULE  'endmodule'
verilog/parser_bugs.v:230: MODULE  'module' 'bug34649b' undef '0'
verilog/parser_bugs.v:231: VAR  'port' 'name' 'module' '' 'reg' '' '0'
verilog/parser_bugs.v:231: PORT  'name' 'module' 'output' 'reg' '' '1'
verilog/parser_bugs.v:233: ENDMODULE  'endmodule'
verilog/parser_bugs.v:234: MODULE  'module' 'bug10' undef '0'
verilog/parser_bugs.v:246: COMMENT  '// Part of expression'
verilog/parser_bugs.v:250: COMMENT  '// Statement'
verilog/parser_bugs.v:255: ENDMODULE  'endmodule'
verilog/parser_bugs.v:257: MODULE  'module' 'bug33' undef '0'
verilog/parser_bugs.v:258: VAR  'var' 'i' 'module' '' 'integer' '' ''
verilog/parser_bugs.v:266: ENDMODULE  'endmodule'
verilog/parser_bugs.v:268: MODULE  'module' 'bug16' undef '0'
verilog/parser_bugs.v:271: ENDMODULE  'endmodule'
verilog/parser_bugs.v:273: VAR  'parameter' 'bug39' 'netlist' '' '' '' '0'
verilog/parser_bugs.v:279: MODULE  'module' 'bug64' undef '0'
verilog/parser_bugs.v:280: VAR  'parameter' 'a' 'module' '' 'integer' '' '1'
verilog/parser_bugs.v:280: VAR  'parameter' 'b' 'module' '' 'integer' '' '2'
verilog/parser_bugs.v:281: VAR  'parameter' 'c' 'module' '' 'real' '' '3.0'
verilog/parser_bugs.v:282: VAR  'parameter' 'd' 'module' '' 'realtime' '' '4.0'
verilog/parser_bugs.v:283: VAR  'parameter' 'e' 'module' '' 'time' '' '5.0'
verilog/parser_bugs.v:284: ENDMODULE  'endmodule'
verilog/parser_bugs.v:286: MODULE  'module' 'bug166' undef '0'
verilog/parser_bugs.v:287: CONTASSIGN  'assign' '{{o1,o2},o3,o4,{o5,o6}}' '{{i1,i2},i3,i4,{i5,i6}}'
verilog/parser_bugs.v:288: ENDMODULE  'endmodule'
verilog/parser_bugs.v:290: MODULE  'module' 'coverage20090318' undef '0'
verilog/parser_bugs.v:291: TASK  'task' 'atask'
verilog/parser_bugs.v:293: ENDTASKFUNC  'endtask'
verilog/parser_bugs.v:294: ENDMODULE  'endmodule'
verilog/parser_bugs.v:296: MODULE  'module' 'svsig' undef '0'
verilog/parser_bugs.v:297: FUNCTION  'function' 'count' 'int'
verilog/parser_bugs.v:297: VAR  'port' 'd' 'function' '' 'logic [3:0]' '' ''
verilog/parser_bugs.v:297: PORT  'd' 'function' 'input' 'logic [3:0]' '' '1'
verilog/parser_bugs.v:298: VAR  'var' 'count' 'function' '' 'int' '' 'd[0]+d[1]+d[2]+d[3]'
verilog/parser_bugs.v:303: ENDTASKFUNC  'endfunction'
verilog/parser_bugs.v:304: TASK  'task' 'autoconst'
verilog/parser_bugs.v:305: VAR  'var' 'CONS' 'task' '' 'const int' '' '8'
verilog/parser_bugs.v:308: ENDTASKFUNC  'endtask'
verilog/parser_bugs.v:309: ENDMODULE  'endmodule'
verilog/parser_bugs.v:311: MODULE  'module' 'bug_empty_func_param' undef '0'
verilog/parser_bugs.v:312: COMMENT  '//function int intfunc(int a=0, b=1);'
verilog/parser_bugs.v:313: COMMENT  '//   return a+b;'
verilog/parser_bugs.v:314: COMMENT  '//endfunction'
verilog/parser_bugs.v:321: ENDMODULE  'endmodule'
verilog/parser_bugs.v:323: MODULE  'module' 'dotted_funcs' undef '0'
verilog/parser_bugs.v:324: COMMENT  '// Call task'
verilog/parser_bugs.v:325: COMMENT  '// Call function'
verilog/parser_bugs.v:326: ENDMODULE  'endmodule'
verilog/parser_bugs.v:328: MODULE  'module' 'var_only_in_block' undef '0'
verilog/parser_bugs.v:330: VAR  'var' 'only_a_var_in_blk' 'module' '' 'integer' '' ''
verilog/parser_bugs.v:332: ENDMODULE  'endmodule'
verilog/parser_bugs.v:334: MODULE  'module' 'v2k_vec_no_vec' undef '0'
verilog/parser_bugs.v:335: VAR  'port' 'VEC' 'module' '' '[2:0]' '' ''
verilog/parser_bugs.v:335: PORT  'VEC' 'module' 'input' '[2:0]' '' '1'
verilog/parser_bugs.v:336: VAR  'port' 'VEC2' 'module' '' '[2:0]' '' ''
verilog/parser_bugs.v:336: PORT  'VEC2' 'module' 'input' '[2:0]' '' '2'
verilog/parser_bugs.v:336: COMMENT  '// No direction, no port, no data type; inherits'
verilog/parser_bugs.v:337: VAR  'port' 'NOVEC' 'module' '' '' '' ''
verilog/parser_bugs.v:337: PORT  'NOVEC' 'module' 'input' '' '' '3'
verilog/parser_bugs.v:337: COMMENT  '// No direction, no data type; use `default_nettype'
verilog/parser_bugs.v:338: VAR  'port' 'ARY' 'module' '' '' '[1:0]' ''
verilog/parser_bugs.v:338: PORT  'ARY' 'module' 'input' '' '[1:0]' '4'
verilog/parser_bugs.v:339: VAR  'port' 'NOARY2' 'module' '' '' '' ''
verilog/parser_bugs.v:339: PORT  'NOARY2' 'module' 'input' '' '' '5'
verilog/parser_bugs.v:339: COMMENT  '// Array doesn't inherit'
verilog/parser_bugs.v:340: VAR  'port' 'STILL_IN' 'module' '' 'logic' '' ''
verilog/parser_bugs.v:340: PORT  'STILL_IN' 'module' 'input' 'logic' '' '6'
verilog/parser_bugs.v:340: COMMENT  '// No direction, data type; inherits direction'
verilog/parser_bugs.v:341: COMMENT  '// Logic type'
verilog/parser_bugs.v:341: VAR  'port' 'TYPED' 'module' '' 'logic' '' ''
verilog/parser_bugs.v:341: PORT  'TYPED' 'module' 'input' 'logic' '' '7'
verilog/parser_bugs.v:343: TASK  'task' 't'
verilog/parser_bugs.v:343: VAR  'port' 'FVEC' 'task' '' '[2:0]' '' ''
verilog/parser_bugs.v:343: PORT  'FVEC' 'task' 'input' '[2:0]' '' '1'
verilog/parser_bugs.v:343: VAR  'port' 'FVEC2' 'task' '' '[2:0]' '' ''
verilog/parser_bugs.v:343: PORT  'FVEC2' 'task' 'input' '[2:0]' '' '2'
verilog/parser_bugs.v:344: VAR  'port' 'NOVEC' 'task' '' '' '' ''
verilog/parser_bugs.v:344: PORT  'NOVEC' 'task' 'input' '' '' '3'
verilog/parser_bugs.v:346: ENDTASKFUNC  'endtask'
verilog/parser_bugs.v:347: ENDMODULE  'endmodule'
verilog/parser_bugs.v:349: MODULE  'module' 'bugfor' undef '0'
verilog/parser_bugs.v:351: ENDMODULE  'endmodule'
verilog/parser_bugs.v:353: MODULE  'module' 'bug85' undef '0'
verilog/parser_bugs.v:353: VAR  'parameter' 'T_DATA' 'module' '' 'type' '' 'byte'
verilog/parser_bugs.v:354: PORT  'data' 'module' '' '' '' '1'
verilog/parser_bugs.v:355: VAR  'port' 'data' 'module' '' 'T_DATA' '' ''
verilog/parser_bugs.v:355: PORT  'data' 'module' 'input' 'T_DATA' '' '0'
verilog/parser_bugs.v:357: INSTANT  'sub' 'sub' ''
verilog/parser_bugs.v:356: PARAMPIN  'T_DATA' 'T_DATA' '1'
verilog/parser_bugs.v:357: PIN  'data' 'data' '1'
verilog/parser_bugs.v:357: ENDCELL  ''
verilog/parser_bugs.v:358: ENDMODULE  'endmodule'
verilog/parser_bugs.v:360: MODULE  'module' 'bugmodportcomma' undef '0'
verilog/parser_bugs.v:360: PORT  'a' 'module' '' '' '' '1'
verilog/parser_bugs.v:361: VAR  'port' 'a' 'module' '' '' '' ''
verilog/parser_bugs.v:361: PORT  'a' 'module' 'input' '' '' '0'
verilog/parser_bugs.v:362: ENDMODULE  'endmodule'
verilog/parser_bugs.v:364: MODULE  'module' 'bug168' undef '0'
verilog/parser_bugs.v:369: ENDMODULE  'endmodule'
verilog/parser_bugs.v:371: MODULE  'module' 'bug183' undef '0'
verilog/parser_bugs.v:372: VAR  'parameter' 'NUM' 'module' '' '' '' '9'
verilog/parser_bugs.v:373: VAR  'parameter' 'WIDTH' 'module' '' '' '' '8'
verilog/parser_bugs.v:374: VAR  'port' 'a' 'module' '' 'logic [NUM-1:0][WIDTH-1:0]' '' ''
verilog/parser_bugs.v:374: PORT  'a' 'module' 'input' 'logic [NUM-1:0][WIDTH-1:0]' '' '1'
verilog/parser_bugs.v:375: VAR  'port' 'sum' 'module' '' 'logic [WIDTH-1:0]' '' ''
verilog/parser_bugs.v:375: PORT  'sum' 'module' 'output' 'logic [WIDTH-1:0]' '' '2'
verilog/parser_bugs.v:377: VAR  'localparam' 'NLOG' 'module' '' '' '' '(NUM<=2)?1:(NUM<=1024)?10:0'
verilog/parser_bugs.v:381: VAR  'typedef' 'val_t' 'module' '' 'logic [WIDTH-1:0]' '' ''
verilog/parser_bugs.v:382: VAR  'var' 'tree' 'module' '' 'val_t[NLOG:0][NUM-1:0]' '' ''
verilog/parser_bugs.v:383: ENDMODULE  'endmodule'
verilog/parser_bugs.v:385: MODULE  'module' 'bug192' undef '0'
verilog/parser_bugs.v:386: COVERGROUP  'covergroup' 'cg192'
verilog/parser_bugs.v:390: ENDGROUP  'endgroup'
verilog/parser_bugs.v:391: VAR  'var' 'cover_ts' 'module' '' 'cg192' '' 'new()'
verilog/parser_bugs.v:391: COMMENT  '// also bug361'
verilog/parser_bugs.v:392: ENDMODULE  'endmodule'
verilog/parser_bugs.v:394: FUNCTION  'function' 'func_implied_in' 'bit'
verilog/parser_bugs.v:394: VAR  'port' 'i' 'function' '' 'bit' '' ''
verilog/parser_bugs.v:394: PORT  'i' 'function' 'input' 'bit' '' '1'
verilog/parser_bugs.v:394: ENDTASKFUNC  'endfunction'
verilog/parser_bugs.v:396: MODULE  'module' 'sparam' undef '0'
verilog/parser_bugs.v:400: COMMENT  '// bug221'
verilog/parser_bugs.v:398: ENDMODULE  'endmodule'
verilog/parser_bugs.v:401: VAR  'port' 'sig' 'sequence' '' '' '' ''
verilog/parser_bugs.v:401: PORT  'sig' 'sequence' 'input' '' '' '1'
verilog/parser_bugs.v:401: VAR  'port' 'clks_before' 'sequence' '' '' '' ''
verilog/parser_bugs.v:401: PORT  'clks_before' 'sequence' 'input' '' '' '2'
verilog/parser_bugs.v:401: VAR  'port' 'clk' 'sequence' '' '' '' ''
verilog/parser_bugs.v:401: PORT  'clk' 'sequence' 'input' '' '' '3'
verilog/parser_bugs.v:401: VAR  'port' 'rst' 'sequence' '' '' '' '1'b0'
verilog/parser_bugs.v:401: PORT  'rst' 'sequence' 'input' '' '' '4'
verilog/parser_bugs.v:405: VAR  'port' 'sample' 'property' '' '' '' ''
verilog/parser_bugs.v:405: PORT  'sample' 'property' 'input' '' '' '1'
verilog/parser_bugs.v:405: VAR  'port' 'sig' 'property' '' '' '' ''
verilog/parser_bugs.v:405: PORT  'sig' 'property' 'input' '' '' '2'
verilog/parser_bugs.v:405: VAR  'port' 'clks_before' 'property' '' '' '' ''
verilog/parser_bugs.v:405: PORT  'clks_before' 'property' 'input' '' '' '3'
verilog/parser_bugs.v:405: VAR  'port' 'clks_after' 'property' '' '' '' ''
verilog/parser_bugs.v:405: PORT  'clks_after' 'property' 'input' '' '' '4'
verilog/parser_bugs.v:405: VAR  'port' 'clk' 'property' '' '' '' '$default_clk'
verilog/parser_bugs.v:405: PORT  'clk' 'property' 'input' '' '' '5'
verilog/parser_bugs.v:405: VAR  'port' 'rst' 'property' '' '' '' '1'b0'
verilog/parser_bugs.v:405: PORT  'rst' 'property' 'input' '' '' '6'
verilog/parser_bugs.v:411: VAR  'port' 'prop' 'property' '' '' '' ''
verilog/parser_bugs.v:411: PORT  'prop' 'property' 'input' '' '' '1'
verilog/parser_bugs.v:411: VAR  'port' 'clk' 'property' '' '' '' '$default_clk'
verilog/parser_bugs.v:411: PORT  'clk' 'property' 'input' '' '' '2'
verilog/parser_bugs.v:411: VAR  'port' 'rst' 'property' '' '' '' '1'b0'
verilog/parser_bugs.v:411: PORT  'rst' 'property' 'input' '' '' '3'
verilog/parser_bugs.v:415: VAR  'port' 'trig' 'property' '' '' '' ''
verilog/parser_bugs.v:415: PORT  'trig' 'property' 'input' '' '' '1'
verilog/parser_bugs.v:415: VAR  'port' 'n' 'property' '' '' '' ''
verilog/parser_bugs.v:415: PORT  'n' 'property' 'input' '' '' '2'
verilog/parser_bugs.v:415: VAR  'port' 'cond' 'property' '' '' '' ''
verilog/parser_bugs.v:415: PORT  'cond' 'property' 'input' '' '' '3'
verilog/parser_bugs.v:415: VAR  'port' 'clk' 'property' '' '' '' '$default_clk'
verilog/parser_bugs.v:415: PORT  'clk' 'property' 'input' '' '' '4'
verilog/parser_bugs.v:415: VAR  'port' 'rst' 'property' '' '' '' '1'b0'
verilog/parser_bugs.v:415: PORT  'rst' 'property' 'input' '' '' '5'
verilog/parser_bugs.v:421: VAR  'port' 'start_ev' 'property' '' '' '' ''
verilog/parser_bugs.v:421: PORT  'start_ev' 'property' 'input' '' '' '1'
verilog/parser_bugs.v:421: VAR  'port' 'start_data' 'property' '' '' '' ''
verilog/parser_bugs.v:421: PORT  'start_data' 'property' 'input' '' '' '2'
verilog/parser_bugs.v:421: VAR  'port' 'end_ev' 'property' '' '' '' ''
verilog/parser_bugs.v:421: PORT  'end_ev' 'property' 'input' '' '' '3'
verilog/parser_bugs.v:421: VAR  'port' 'end_data' 'property' '' '' '' ''
verilog/parser_bugs.v:421: PORT  'end_data' 'property' 'input' '' '' '4'
verilog/parser_bugs.v:421: VAR  'port' 'clk' 'property' '' '' '' '$default_clk'
verilog/parser_bugs.v:421: PORT  'clk' 'property' 'input' '' '' '5'
verilog/parser_bugs.v:421: VAR  'port' 'rst' 'property' '' '' '' '1'b0'
verilog/parser_bugs.v:421: PORT  'rst' 'property' 'input' '' '' '6'
verilog/parser_bugs.v:429: MODULE  'module' 'bug228' undef '0'
verilog/parser_bugs.v:430: VAR  'net' 'net1' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:430: VAR  'net' 'net2' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:430: VAR  'net' 'net3' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:431: INSTANT  'nmos' 'u' ''
verilog/parser_bugs.v:431: PARAMPIN  '' '0' '1'
verilog/parser_bugs.v:431: PARAMPIN  '' '0' '2'
verilog/parser_bugs.v:431: PARAMPIN  '' '0' '3'
verilog/parser_bugs.v:431: PIN  '' 'net1' '1'
verilog/parser_bugs.v:431: PIN  '' 'net2' '2'
verilog/parser_bugs.v:431: PIN  '' 'net3' '3'
verilog/parser_bugs.v:431: ENDCELL  ''
verilog/parser_bugs.v:432: ENDMODULE  'endmodule'
verilog/parser_bugs.v:434: MODULE  'module' 'bug262' undef '0'
verilog/parser_bugs.v:434: PORT  'Y' 'module' '' '' '' '1'
verilog/parser_bugs.v:434: PORT  'A1' 'module' '' '' '' '2'
verilog/parser_bugs.v:434: PORT  'A2' 'module' '' '' '' '3'
verilog/parser_bugs.v:434: PORT  'B' 'module' '' '' '' '4'
verilog/parser_bugs.v:435: VAR  'port' 'Y' 'module' '' '' '' ''
verilog/parser_bugs.v:435: PORT  'Y' 'module' 'output' '' '' '0'
verilog/parser_bugs.v:436: VAR  'port' 'A1' 'module' '' '' '' ''
verilog/parser_bugs.v:436: PORT  'A1' 'module' 'input' '' '' '0'
verilog/parser_bugs.v:436: VAR  'port' 'A2' 'module' '' '' '' ''
verilog/parser_bugs.v:436: PORT  'A2' 'module' 'input' '' '' '0'
verilog/parser_bugs.v:436: VAR  'port' 'B' 'module' '' '' '' ''
verilog/parser_bugs.v:436: PORT  'B' 'module' 'input' '' '' '0'
verilog/parser_bugs.v:437: ENDMODULE  'endmodule'
verilog/parser_bugs.v:439: VAR  'net' '\wire ' 'netlist' 'wire' '' '' 'bug282_must_keep_escape'
verilog/parser_bugs.v:441: MODULE  'module' 'bug403_bug404' undef '0'
verilog/parser_bugs.v:442: COMMENT  '// Simulators vary as to if "(* /* */ )" is legal or not'
verilog/parser_bugs.v:443: ATTRIBUTE  '(* attr *)'
verilog/parser_bugs.v:443: VAR  'net' 'foo' 'module' 'wire' '' '' ''
verilog/parser_bugs.v:449: COMMENT  '/* multi
 line
 bug459*/'
verilog/parser_bugs.v:447: ENDMODULE  'endmodule'
verilog/parser_bugs.v:453: MODULE  'module' 'bug422' undef '0'
verilog/parser_bugs.v:456: ENDMODULE  'endmodule'
verilog/parser_bugs.v:458: MODULE  'module' 'bug461' undef '0'
verilog/parser_bugs.v:460: VAR  'genvar' 'g' 'module' '' '' '' ''
verilog/parser_bugs.v:460: COMMENT  '// bug461'
verilog/parser_bugs.v:462: VAR  'genvar' 'g2' 'module' '' '' '' ''
verilog/parser_bugs.v:463: VAR  'genvar' 'g1' 'module' '' '' '' ''
verilog/parser_bugs.v:469: ENDMODULE  'endmodule'
verilog/parser_bugs.v:471: MODULE  'module' 'bug507' undef '0'
verilog/parser_bugs.v:472: VAR  'var' 'x' 'module' '' 'integer' '' '32'd
	   6'
verilog/parser_bugs.v:476: COMMENT  '// bug_msg_887;'
verilog/parser_bugs.v:474: ENDMODULE  'endmodule'
verilog/parser_bugs.v:477: INSTANT  'example_mod_fcov' 'uexample_mod_fcov' ''
verilog/parser_bugs.v:477: PIN  '*' '*' '1'
verilog/parser_bugs.v:477: ENDCELL  ''
verilog/parser_bugs.v:479: PACKAGE  'package' 'bug586_pkg'
verilog/parser_bugs.v:480: VAR  'parameter' 'B' 'package' '' '' '' '10'
verilog/parser_bugs.v:481: ENDPACKAGE  'endpackage'
verilog/parser_bugs.v:482: MODULE  'module' 'non_bug586' undef '0'
verilog/parser_bugs.v:482: COMMENT  '// Verilator only'
verilog/parser_bugs.v:483: VAR  'port' 'bvar' 'module' '' 'logic [bug586_pkg::B:0]' '' ''
verilog/parser_bugs.v:483: PORT  'bvar' 'module' 'input' 'logic [bug586_pkg::B:0]' '' '0'
verilog/parser_bugs.v:486: COMMENT  '// bug_641'
verilog/parser_bugs.v:484: ENDMODULE  'endmodule'
verilog/parser_bugs.v:487: FUNCTION  'function' 'mydpi_bug641' 'bit'
verilog/parser_bugs.v:487: VAR  'port' 'a_dpi_input' 'function' '' '' '' ''
verilog/parser_bugs.v:487: PORT  'a_dpi_input' 'function' 'input' '' '' '1'
verilog/parser_bugs.v:487: ENDTASKFUNC  'endfunction'
verilog/parser_bugs.v:489: COMMENT  '// .f() in function call'
verilog/parser_bugs.v:490: MODULE  'module' 'fbug' undef '0'
verilog/parser_bugs.v:496: ENDMODULE  'endmodule'
verilog/parser_bugs.v:498: VAR  'parameter' 'bug671' 'netlist' '' '' '' '5:10:20'
verilog/parser_bugs.v:500: MODULE  'module' 'bug256' undef '0'
verilog/parser_bugs.v:504: COMMENT  '// [#] [100] ['b0]'
verilog/parser_bugs.v:507: ENDMODULE  'endmodule'
verilog/pinorder.v:001: COMMENT  '// DESCRIPTION: Verilog-Perl: Example Verilog for testing package'
verilog/pinorder.v:002: COMMENT  '//'
verilog/pinorder.v:003: COMMENT  '// This file ONLY is placed into the Public Domain, for any use,'
verilog/pinorder.v:004: COMMENT  '// without warranty, 2003 by Wilson Snyder.'
verilog/pinorder.v:006: MODULE  'module' 'pinorder4' undef '0'
verilog/pinorder.v:007: VAR  'net' 'b_i' 'module' 'wire' '' '' ''
verilog/pinorder.v:008: VAR  'net' 'd_o' 'module' 'wire' '' '' ''
verilog/pinorder.v:009: VAR  'net' 'a_i' 'module' 'wire' '[7:0]' '' ''
verilog/pinorder.v:010: VAR  'net' 'IPCD_const' 'module' 'wire' '[31:0]' '' '32'h1'
verilog/pinorder.v:012: CONTASSIGN  'assign' 'a_i' '0'
verilog/pinorder.v:013: CONTASSIGN  'assign' 'b_i' '0'
verilog/pinorder.v:015: INSTANT  'foo' 'foo1' ''
verilog/pinorder.v:015: PIN  'y' 'b_i' '1'
verilog/pinorder.v:015: PIN  'x' 'a_i' '2'
verilog/pinorder.v:015: PIN  'abcconst' '3'h0' '3'
verilog/pinorder.v:015: PIN  'noconnect' '' '4'
verilog/pinorder.v:016: PIN  'def' 'IPCD_const' '5'
verilog/pinorder.v:016: ENDCELL  ''
verilog/pinorder.v:017: INSTANT  'foo' 'foo3' ''
verilog/pinorder.v:017: PIN  '' 'b_i' '1'
verilog/pinorder.v:017: PIN  '' 'a_i' '2'
verilog/pinorder.v:017: PIN  '' '3'h0' '3'
verilog/pinorder.v:017: PIN  '' 'IPCD_const' '5'
verilog/pinorder.v:017: ENDCELL  ''
verilog/pinorder.v:018: INSTANT  'foo2' 'foo2' ''
verilog/pinorder.v:018: PIN  '' 'b_i' '1'
verilog/pinorder.v:018: PIN  '' 'a_i[0]' '2'
verilog/pinorder.v:018: PIN  '' 'd_o' '3'
verilog/pinorder.v:018: ENDCELL  ''
verilog/pinorder.v:020: ENDMODULE  'endmodule'
verilog/pinorder.v:022: MODULE  'module' 'foo2' undef '0'
verilog/pinorder.v:022: COMMENT  '/*AUTOARG*/'
verilog/pinorder.v:023: COMMENT  '// Outputs'
verilog/pinorder.v:024: PORT  'x' 'module' '' '' '' '1'
verilog/pinorder.v:025: COMMENT  '// Inputs'
verilog/pinorder.v:026: PORT  'z' 'module' '' '' '' '2'
verilog/pinorder.v:026: PORT  'y' 'module' '' '' '' '3'
verilog/pinorder.v:028: VAR  'port' 'z' 'module' '' '' '' ''
verilog/pinorder.v:028: PORT  'z' 'module' 'input' '' '' '0'
verilog/pinorder.v:029: VAR  'port' 'y' 'module' '' '' '' ''
verilog/pinorder.v:029: PORT  'y' 'module' 'input' '' '' '0'
verilog/pinorder.v:030: VAR  'port' 'x' 'module' '' '' '' ''
verilog/pinorder.v:030: PORT  'x' 'module' 'output' '' '' '0'
verilog/pinorder.v:031: VAR  'var' 'x' 'module' '' 'reg' '' ''
verilog/pinorder.v:033: ENDMODULE  'endmodule'
verilog/pinorder.v:035: MODULE  'module' 'foo' undef '0'
verilog/pinorder.v:035: COMMENT  '/*AUTOARG*/'
verilog/pinorder.v:036: COMMENT  '// Inputs'
verilog/pinorder.v:037: PORT  'y' 'module' '' '' '' '1'
verilog/pinorder.v:037: PORT  'x' 'module' '' '' '' '2'
verilog/pinorder.v:037: PORT  'abcconst' 'module' '' '' '' '3'
verilog/pinorder.v:037: PORT  'noconnect' 'module' '' '' '' '4'
verilog/pinorder.v:037: PORT  'def' 'module' '' '' '' '5'
verilog/pinorder.v:039: VAR  'port' 'y' 'module' '' '' '' ''
verilog/pinorder.v:039: PORT  'y' 'module' 'input' '' '' '0'
verilog/pinorder.v:040: VAR  'port' 'x' 'module' '' '' '' ''
verilog/pinorder.v:040: PORT  'x' 'module' 'input' '' '' '0'
verilog/pinorder.v:041: VAR  'port' 'abcconst' 'module' '' '[2:0]' '' ''
verilog/pinorder.v:041: PORT  'abcconst' 'module' 'input' '[2:0]' '' '0'
verilog/pinorder.v:042: VAR  'port' 'noconnect' 'module' '' 'signed [3:0]' '' ''
verilog/pinorder.v:042: PORT  'noconnect' 'module' 'input' 'signed [3:0]' '' '0'
verilog/pinorder.v:043: VAR  'port' 'def' 'module' '' '[31:0]' '' ''
verilog/pinorder.v:043: PORT  'def' 'module' 'input' '[31:0]' '' '0'
verilog/pinorder.v:044: ENDMODULE  'endmodule'
verilog/pinorder.v:046: MODULE  'module' 'bug278' undef '0'
verilog/pinorder.v:048: VAR  'port' 'ow' 'module' 'wire' '' '' ''
verilog/pinorder.v:048: PORT  'ow' 'module' 'output' '' '' '1'
verilog/pinorder.v:049: VAR  'port' 'iow' 'module' 'wire' '' '' ''
verilog/pinorder.v:049: PORT  'iow' 'module' 'inout' '' '' '2'
verilog/pinorder.v:050: VAR  'port' 'iw' 'module' 'wire' '' '' ''
verilog/pinorder.v:050: PORT  'iw' 'module' 'input' '' '' '3'
verilog/pinorder.v:051: ENDMODULE  'endmodule'
verilog/parser_sv.v:001: PACKAGE  'package' 'mypackage'
verilog/parser_sv.v:002: VAR  'var' 'pkg_addr' 'package' '' 'bit [7:0]' '' ''
verilog/parser_sv.v:003: VAR  'var' 'pkg_data' 'package' '' 'bit [7:0]' '' ''
verilog/parser_sv.v:004: ENDPACKAGE  'endpackage'
verilog/parser_sv.v:006: MODULE  'module' 'times' undef '0'
verilog/parser_sv.v:007: VAR  'var' 'x' 'module' '' 'time' '' ''
verilog/parser_sv.v:008: COMMENT  '// Note no space'
verilog/parser_sv.v:009: ENDMODULE  'endmodule'
verilog/parser_sv.v:011: INTERFACE  'interface' 'itf'
verilog/parser_sv.v:011: VAR  'parameter' 'num_of_cli' 'interface' '' '' '' '0'
verilog/parser_sv.v:012: VAR  'var' 'blabla' 'interface' '' 'logic' '' ''
verilog/parser_sv.v:013: VAR  'var' 'addr' 'interface' '' 'logic [7:0]' '' ''
verilog/parser_sv.v:013: VAR  'var' 'data' 'interface' '' 'logic [7:0]' '[9]' ''
verilog/parser_sv.v:014: MODPORT  'modport' 'Master'
verilog/parser_sv.v:014: VAR  'port' 'data' 'modport' '' '' '' 'data'
verilog/parser_sv.v:014: PORT  'data' 'modport' 'input' '' '' '1'
verilog/parser_sv.v:014: VAR  'port' 'date_delayed' 'modport' '' '' '' 'date_delayed'
verilog/parser_sv.v:014: PORT  'date_delayed' 'modport' 'input' '' '' '2'
verilog/parser_sv.v:014: VAR  'port' 'addr' 'modport' '' '' '' 'addr'
verilog/parser_sv.v:014: PORT  'addr' 'modport' 'output' '' '' '3'
verilog/parser_sv.v:014: ENDMODPORT  'endmodport'
verilog/parser_sv.v:015: ENDINTERFACE  'endinterface'
verilog/parser_sv.v:017: MODULE  'module' 'test' undef '0'
verilog/parser_sv.v:018: VAR  'port' 'whole_int' 'module' '' 'itf' '' ''
verilog/parser_sv.v:018: PORT  'whole_int' 'module' 'interface' 'itf' '' '1'
verilog/parser_sv.v:018: INSTANT  'itf' 'whole_int' ''
verilog/parser_sv.v:018: ENDCELL  ''
verilog/parser_sv.v:019: VAR  'port' 'modported_int' 'module' '' 'itf.test' '' ''
verilog/parser_sv.v:019: PORT  'modported_int' 'module' 'interface' 'itf.test' '' '2'
verilog/parser_sv.v:019: INSTANT  'itf' 'modported_int' ''
verilog/parser_sv.v:019: ENDCELL  ''
verilog/parser_sv.v:020: VAR  'port' 'clk' 'module' '' 'logic' '' ''
verilog/parser_sv.v:020: PORT  'clk' 'module' 'input' 'logic' '' '3'
verilog/parser_sv.v:020: VAR  'port' 'rst' 'module' '' 'logic' '' ''
verilog/parser_sv.v:020: PORT  'rst' 'module' 'input' 'logic' '' '4'
verilog/parser_sv.v:021: VAR  'port' 'd_in' 'module' '' 'logic' '' ''
verilog/parser_sv.v:021: PORT  'd_in' 'module' 'input' 'logic' '' '5'
verilog/parser_sv.v:022: VAR  'port' 'd_out' 'module' '' 'logic' '' ''
verilog/parser_sv.v:022: PORT  'd_out' 'module' 'output' 'logic' '' '6'
verilog/parser_sv.v:025: IMPORT  'mypackage' '*'
verilog/parser_sv.v:027: VAR  'var' 'd_int' 'module' '' 'logic' '' ''
verilog/parser_sv.v:028: VAR  'var' 'data_' 'module' '' 'logic [7:0]' '' ''
verilog/parser_sv.v:028: VAR  'var' 'bork' 'module' '' 'logic [7:0]' '[2]' ''
verilog/parser_sv.v:029: CONTASSIGN  'assign' 'd_int' 'd_in+pkg_data'
verilog/parser_sv.v:031: CONTASSIGN  'assign' 'modported_int.data' 'data_'
verilog/parser_sv.v:044: COMMENT  '//a1:   assert property(p1) else $warning("\nProperty violated\n");'
verilog/parser_sv.v:046: ENDMODULE  'endmodule'
verilog/parser_sv.v:048: COMMENT  '// Different ways of declaring pins/vars'
verilog/parser_sv.v:049: MODULE  'module' 'line49_diff_pins1' undef '0'
verilog/parser_sv.v:050: VAR  'port' 'in_nw' 'module' '' '' '' ''
verilog/parser_sv.v:050: PORT  'in_nw' 'module' 'input' '' '' '1'
verilog/parser_sv.v:050: COMMENT  '// Input, no type'
verilog/parser_sv.v:051: VAR  'port' 'in_vec' 'module' '' '[1:0]' '[2:0]' ''
verilog/parser_sv.v:051: PORT  'in_vec' 'module' 'input' '[1:0]' '[2:0]' '2'
verilog/parser_sv.v:051: COMMENT  '// Input, implicit'
verilog/parser_sv.v:052: VAR  'port' 'in_nvec' 'module' '' '' '' ''
verilog/parser_sv.v:052: PORT  'in_nvec' 'module' 'input' '' '' '3'
verilog/parser_sv.v:052: COMMENT  '// Isn't vectorized'
verilog/parser_sv.v:053: VAR  'port' 'out_logic' 'module' '' 'logic' '' ''
verilog/parser_sv.v:053: PORT  'out_logic' 'module' 'output' 'logic' '' '4'
verilog/parser_sv.v:053: COMMENT  '// Output and var'
verilog/parser_sv.v:054: COMMENT  '// "logic" sticks'
verilog/parser_sv.v:054: VAR  'port' 'out_also_logic' 'module' '' '' '' ''
verilog/parser_sv.v:054: PORT  'out_also_logic' 'module' 'output' '' '' '5'
verilog/parser_sv.v:056: ENDMODULE  'endmodule'
verilog/parser_sv.v:057: MODULE  'module' 'line49_diff_pins2' undef '0'
verilog/parser_sv.v:057: PORT  'in2_nw' 'module' '' '' '' '1'
verilog/parser_sv.v:057: PORT  'in2_vec' 'module' '' '' '' '2'
verilog/parser_sv.v:057: PORT  'out2reg' 'module' '' '' '' '3'
verilog/parser_sv.v:059: VAR  'port' 'in2_nw' 'module' '' '' '' ''
verilog/parser_sv.v:059: PORT  'in2_nw' 'module' 'input' '' '' '0'
verilog/parser_sv.v:060: VAR  'port' 'in2_vec' 'module' '' '[1:0]' '[2:0]' ''
verilog/parser_sv.v:060: PORT  'in2_vec' 'module' 'input' '[1:0]' '[2:0]' '0'
verilog/parser_sv.v:061: VAR  'port' 'out2_reg' 'module' '' 'reg' '' ''
verilog/parser_sv.v:061: PORT  'out2_reg' 'module' 'output' 'reg' '' '0'
verilog/parser_sv.v:062: VAR  'port' 'in2_signed' 'module' '' 'signed' '' ''
verilog/parser_sv.v:062: PORT  'in2_signed' 'module' 'input' 'signed' '' '0'
verilog/parser_sv.v:064: VAR  'var' 'var1_imp' 'module' '' '' '' ''
verilog/parser_sv.v:065: VAR  'var' 'var1_imp_vec' 'module' '' '[1:0]' '[2:0]' ''
verilog/parser_sv.v:066: VAR  'var' 'var1_imp_reg' 'module' '' 'reg' '' ''
verilog/parser_sv.v:067: VAR  'var' 'var1_imp_logic' 'module' '' 'logic' '' ''
verilog/parser_sv.v:068: ENDMODULE  'endmodule'
verilog/parser_sv.v:070: PROGRAM  'program' 'first_prog'
verilog/parser_sv.v:071: VAR  'var' 'i' 'program' '' 'int' '' ''
verilog/parser_sv.v:074: COMMENT  '// Importing'
verilog/parser_sv.v:072: ENDPROGRAM  'endprogram'
verilog/parser_sv.v:075: PACKAGE  'package' 'imp_test_pkg'
verilog/parser_sv.v:076: VAR  'typedef' 'byte_t' 'package' '' 'logic [7:0]' '' ''
verilog/parser_sv.v:077: VAR  'typedef' 'word_t' 'package' '' 'logic [15:0]' '' ''
verilog/parser_sv.v:078: FUNCTION  'function' 'afunc' ''
verilog/parser_sv.v:078: VAR  'port' 'w' 'function' '' 'integer' '' ''
verilog/parser_sv.v:078: PORT  'w' 'function' 'input' 'integer' '' '1'
verilog/parser_sv.v:078: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:079: ENDPACKAGE  'endpackage'
verilog/parser_sv.v:080: MODULE  'module' 'imp_test_mod' undef '0'
verilog/parser_sv.v:081: IMPORT  'imp_test_pkg' 'byte_t'
verilog/parser_sv.v:082: VAR  'var' 'some_byte' 'module' '' 'byte_t' '' ''
verilog/parser_sv.v:083: ENDMODULE  'endmodule'
verilog/parser_sv.v:084: MODULE  'module' 'imp_test_mod2' undef '0'
verilog/parser_sv.v:085: IMPORT  'imp_test_pkg' '*'
verilog/parser_sv.v:086: VAR  'var' 'some_word' 'module' '' 'word_t' '' ''
verilog/parser_sv.v:087: ENDMODULE  'endmodule'
verilog/parser_sv.v:088: MODULE  'module' 'imp_test_mod3' undef '0'
verilog/parser_sv.v:089: VAR  'port' 'wordin' 'module' '' 'imp_test_pkg::word_t' '' ''
verilog/parser_sv.v:089: PORT  'wordin' 'module' 'input' 'imp_test_pkg::word_t' '' '1'
verilog/parser_sv.v:090: VAR  'localparam' 'FROM_FUNC' 'module' '' '' '' 'imp_test_pkg::afunc(1)'
verilog/parser_sv.v:091: ENDMODULE  'endmodule'
verilog/parser_sv.v:093: MODULE  'module' 'var_unnamed_block' undef '0'
verilog/parser_sv.v:095: VAR  'var' 'var_in_unnamed' 'module' '' 'integer' '' ''
verilog/parser_sv.v:097: ENDMODULE  'endmodule'
verilog/parser_sv.v:099: MODULE  'module' 'cell_with_typeparam' undef '0'
verilog/parser_sv.v:100: INSTANT  'addr' 'acell' ''
verilog/parser_sv.v:100: PARAMPIN  'PARAMTYPE' 'integer' '1'
verilog/parser_sv.v:100: ENDCELL  ''
verilog/parser_sv.v:101: ENDMODULE  'endmodule'
verilog/parser_sv.v:103: MODULE  'module' 'arrayed_wire' undef '0'
verilog/parser_sv.v:104: VAR  'net' 'n2' 'module' 'wire' '[3:0][7:0]' '' ''
verilog/parser_sv.v:105: ENDMODULE  'endmodule'
verilog/parser_sv.v:107: TASK  'task' 'empty_task'
verilog/parser_sv.v:107: COMMENT  '// sv design book'
verilog/parser_sv.v:108: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:109: TASK  'task' 'empty_task2'
verilog/parser_sv.v:109: COMMENT  '// sv design book'
verilog/parser_sv.v:110: VAR  'var' 'i' 'task' '' 'integer' '' ''
verilog/parser_sv.v:111: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:113: TASK  'task' 'check_casts'
verilog/parser_sv.v:114: VAR  'typedef' 'integer_t' 'task' '' 'integer' '' ''
verilog/parser_sv.v:118: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:120: MODULE  'module' 'comma_assign' undef '0'
verilog/parser_sv.v:121: VAR  'var' 'n' 'module' '' 'int' '[1:2][1:3]' ''{'{0,1,2},'{3}}'
verilog/parser_sv.v:122: ENDMODULE  'endmodule'
verilog/parser_sv.v:124: TASK  'task' 'typed_pattern'
verilog/parser_sv.v:125: VAR  'typedef' 'triple' 'task' '' 'int' '[1:3]' ''
verilog/parser_sv.v:127: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:129: CLASS  'class' 'VclassWCopy' 'virtual'
verilog/parser_sv.v:130: FUNCTION  'function' 'new' ''
verilog/parser_sv.v:130: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:131: FUNCTION  'function' 'copy' 'VclassWCopy'
verilog/parser_sv.v:131: VAR  'port' 'src' 'function' '' 'VclassWCopy' '' 'null'
verilog/parser_sv.v:131: PORT  'src' 'function' 'input' 'VclassWCopy' '' '1'
verilog/parser_sv.v:132: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:133: ENDCLASS  'endclass'
verilog/parser_sv.v:134: FUNCTION  'function' 'new' ''
verilog/parser_sv.v:135: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:138: FUNCTION  'function' 'FwdClass::ffunc' 'bit [3:0]'
verilog/parser_sv.v:138: VAR  'port' 'in' 'function' '' 'bit [3:0]' '' ''
verilog/parser_sv.v:138: PORT  'in' 'function' 'input' 'bit [3:0]' '' '1'
verilog/parser_sv.v:140: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:142: FUNCTION  'function' 'VclassWCopy::copy' 'VclassWCopy'
verilog/parser_sv.v:143: VAR  'port' 'to' 'function' '' 'VclassWCopy' '' ''
verilog/parser_sv.v:143: PORT  'to' 'function' 'input' 'VclassWCopy' '' '1'
verilog/parser_sv.v:145: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:147: TASK  'task' 'foreach_memref'
verilog/parser_sv.v:148: VAR  'var' 'mem' 'task' '' 'bit [0:52][7:0]' '' ''
verilog/parser_sv.v:149: COMMENT  '// It's *not* legal according to the grammar to have dotted/package ids here'
verilog/parser_sv.v:151: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:153: CLASS  'class' 'PreTypedefedClass' ''
verilog/parser_sv.v:155: FUNCTION  'function' 'new' ''
verilog/parser_sv.v:155: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:156: ENDCLASS  'endclass'
verilog/parser_sv.v:157: CLASS  'class' 'NewInNew' ''
verilog/parser_sv.v:160: FUNCTION  'function' 'new' ''
verilog/parser_sv.v:162: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:165: COMMENT  '// std package'
verilog/parser_sv.v:163: ENDCLASS  'endclass'
verilog/parser_sv.v:157: CLASS  'class' 'TryStd' ''
verilog/parser_sv.v:167: VAR  'var' 's1' 'class' '' 'semaphore' '' ''
verilog/parser_sv.v:168: VAR  'var' 's2' 'class' '' 'std::semaphore' '' ''
verilog/parser_sv.v:169: PIN  '' 'integer' '1'
verilog/parser_sv.v:169: VAR  'var' 'm1' 'class' '' 'mailbox' '' ''
verilog/parser_sv.v:170: VAR  'var' 'm2' 'class' '' 'std::mailbox' '' ''
verilog/parser_sv.v:171: VAR  'var' 'p1' 'class' '' 'process' '' ''
verilog/parser_sv.v:172: VAR  'var' 'p2' 'class' '' 'std::process' '' ''
verilog/parser_sv.v:173: ENDCLASS  'endclass'
verilog/parser_sv.v:175: MODULE  'module' 'cg_test1' undef '0'
verilog/parser_sv.v:176: COVERGROUP  'covergroup' 'counter1'
verilog/parser_sv.v:184: ENDGROUP  'endgroup'
verilog/parser_sv.v:185: ENDMODULE  'endmodule'
verilog/parser_sv.v:187: TASK  'task' 'randomize_dotted'
verilog/parser_sv.v:188: VAR  'var' 'vbl' 'task' '' 'int' '' ''
verilog/parser_sv.v:190: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:192: MODULE  'module' 'prop_parens' undef '0'
verilog/parser_sv.v:194: ENDMODULE  'endmodule'
verilog/parser_sv.v:192: CLASS  'class' 'this_dot_tests' ''
verilog/parser_sv.v:197: TASK  'task' 'ass'
verilog/parser_sv.v:199: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:200: ENDCLASS  'endclass'
verilog/parser_sv.v:202: MODULE  'module' 'sized_out' undef '0'
verilog/parser_sv.v:203: VAR  'parameter' 'SZ' 'module' '' '' '' '4'
verilog/parser_sv.v:204: VAR  'port' 'o_sized' 'module' '' 'logic [SZ-1:0]' '' ''
verilog/parser_sv.v:204: PORT  'o_sized' 'module' 'output' 'logic [SZ-1:0]' '' '1'
verilog/parser_sv.v:205: ENDMODULE  'endmodule'
verilog/parser_sv.v:202: CLASS  'class' 'solve_size' ''
verilog/parser_sv.v:208: VAR  'var' 'arrayed' 'class' '' 'rand byte' '' ''
verilog/parser_sv.v:209: VAR  'var' 'b' 'class' '' 'rand bit' '' ''
verilog/parser_sv.v:210: COMMENT  '// The dot below doesn't seem legal according to grammar, but'
verilog/parser_sv.v:211: COMMENT  '// the intent makes sense, and it appears in the VMM'
verilog/parser_sv.v:213: ENDCLASS  'endclass'
verilog/parser_sv.v:202: CLASS  'class' 'vmm_stuff' ''
verilog/parser_sv.v:216: TASK  'task' 'examples'
verilog/parser_sv.v:220: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:221: FUNCTION  'function' 'foo1' 'bit'
verilog/parser_sv.v:221: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:222: FUNCTION  'function' 'foo2' 'void'
verilog/parser_sv.v:222: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:223: VAR  'var' 'foo3' 'class' '' 'protected static string' '' ''
verilog/parser_sv.v:224: FUNCTION  'function' 'foo4' 'bit'
verilog/parser_sv.v:224: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:225: VAR  'var' 'foo5' 'class' '' 'static local bit' '[string]' ''
verilog/parser_sv.v:226: ENDCLASS  'endclass'
verilog/parser_sv.v:202: CLASS  'class' 'vmm_cl_func_colon' ''
verilog/parser_sv.v:229: VAR  'typedef' 'restart_e' 'class' '' 'int' '' ''
verilog/parser_sv.v:230: FUNCTION  'function' 'do_all' 'void'
verilog/parser_sv.v:230: VAR  'port' 'kind' 'function' '' 'vmm_cl_func_colon::restart_e' '' 'vmm_cl_func_colon::FIRM'
verilog/parser_sv.v:230: PORT  'kind' 'function' 'input' 'vmm_cl_func_colon::restart_e' '' '1'
verilog/parser_sv.v:231: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:232: FUNCTION  'function' 'uses_class_type' 'int'
verilog/parser_sv.v:232: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:233: ENDCLASS  'endclass'
verilog/parser_sv.v:202: CLASS  'class' 'vmm_cl_subenv' ''
verilog/parser_sv.v:236: TASK  'task' 'do_reset'
verilog/parser_sv.v:236: VAR  'port' 'kind' 'task' '' 'vmm_cl_func_colon::restart_e' '' 'vmm_cl_func_colon::FIRM'
verilog/parser_sv.v:236: PORT  'kind' 'task' 'input' 'vmm_cl_func_colon::restart_e' '' '1'
verilog/parser_sv.v:236: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:237: ENDCLASS  'endclass'
verilog/parser_sv.v:239: TASK  'task' 'empty_comma'
verilog/parser_sv.v:244: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:246: TASK  'task' 'vmm_more'
verilog/parser_sv.v:249: COMMENT  '// Not part of 1800-2005 grammar, but likely in 1800-2009'
verilog/parser_sv.v:254: COMMENT  '// Extern Functions/tasks when defined must scope to the class they're in to get appropriate types'
verilog/parser_sv.v:252: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:255: FUNCTION  'function' 'vmm_cl_func_colon::uses_class_type' 'int'
verilog/parser_sv.v:255: VAR  'port' 'note_uses_class_type' 'function' '' 'restart_e' '' ''
verilog/parser_sv.v:255: PORT  'note_uses_class_type' 'function' 'input' 'restart_e' '' '1'
verilog/parser_sv.v:256: VAR  'var' 'also_uses_class_type' 'function' '' 'restart_e' '' ''
verilog/parser_sv.v:257: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:259: MODULE  'module' 'hidden_checks' undef '0'
verilog/parser_sv.v:260: VAR  'typedef' 'T' 'module' '' 'int' '' ''
verilog/parser_sv.v:261: INSTANT  'sub' '' ''
verilog/parser_sv.v:261: PIN  'T' '123' '1'
verilog/parser_sv.v:261: ENDCELL  ''
verilog/parser_sv.v:261: COMMENT  '// Different T'
verilog/parser_sv.v:262: TASK  'task' 'hidden'
verilog/parser_sv.v:263: VAR  'typedef' 'T' 'task' '' 'bit' '' ''
verilog/parser_sv.v:263: COMMENT  '// Different T'
verilog/parser_sv.v:264: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:265: ENDMODULE  'endmodule'
verilog/parser_sv.v:268: VAR  'member' 'm_a' 'struct' '' 'rand int' '' ''
verilog/parser_sv.v:269: VAR  'member' 'm_b' 'struct' '' 'bit [7:0]' '' ''
verilog/parser_sv.v:267: VAR  'typedef' 't_bug91' 'netlist' '' 'struct' '' ''
verilog/parser_sv.v:271: VAR  'var' 'v_bug91' 'netlist' '' 't_bug91' '' ''
verilog/parser_sv.v:273: MODULE  'module' 'bug98' undef '0'
verilog/parser_sv.v:273: VAR  'port' 'x_if' 'module' '' 'interfacex' '' ''
verilog/parser_sv.v:273: PORT  'x_if' 'module' 'interface' 'interfacex' '' '1'
verilog/parser_sv.v:273: INSTANT  'interfacex' 'x_if' ''
verilog/parser_sv.v:273: ENDCELL  ''
verilog/parser_sv.v:274: INSTANT  'h' 'inst_h' ''
verilog/parser_sv.v:274: PIN  'push' 'x_if.pop' '1'
verilog/parser_sv.v:274: ENDCELL  ''
verilog/parser_sv.v:275: ENDMODULE  'endmodule'
verilog/parser_sv.v:277: MODULE  'module' 'bugas' undef '0'
verilog/parser_sv.v:281: ENDMODULE  'endmodule'
verilog/parser_sv.v:283: VAR  'typedef' 'enum_ranged_t' 'netlist' '' '[2:0]' '' ''
verilog/parser_sv.v:285: VAR  'member' 'val' 'struct' '' 'logic' '' ''
verilog/parser_sv.v:285: VAR  'typedef' 't_bug202_struct' 'netlist' '' 'struct' '' ''
verilog/parser_sv.v:286: VAR  'member' 'val' 'union' '' 'logic' '' ''
verilog/parser_sv.v:286: VAR  'typedef' 't_bug202_union' 'netlist' '' 'union' '' ''
verilog/parser_sv.v:286: CLASS  'class' 'ln288' ''
verilog/parser_sv.v:289: FUNCTION  'function' 'extvirtstr' 'string'
verilog/parser_sv.v:289: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:290: TASK  'task' 'extvirttask'
verilog/parser_sv.v:290: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:291: ENDCLASS  'endclass'
verilog/parser_sv.v:286: CLASS  'class' 'cl_to_init' ''
verilog/parser_sv.v:294: FUNCTION  'function' 'new' ''
verilog/parser_sv.v:294: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:295: FUNCTION  'function' 'init' 'cl_to_init'
verilog/parser_sv.v:295: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:296: ENDCLASS  'endclass'
verilog/parser_sv.v:297: FUNCTION  'function' 'cl_to_init::init' 'cl_to_init'
verilog/parser_sv.v:298: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:299: FUNCTION  'function' 'new' ''
verilog/parser_sv.v:300: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:301: VAR  'var' 'cl_inited' 'netlist' '' 'cl_to_init' '' 'cl_to_init::init()'
verilog/parser_sv.v:303: COMMENT  '// pure virtual functions have no endfunction.'
verilog/parser_sv.v:304: CLASS  'class' 'pure_virt_func_class' 'virtual'
verilog/parser_sv.v:305: FUNCTION  'function' 'pure_virt_func' 'string'
verilog/parser_sv.v:305: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:306: TASK  'task' 'pure_virt_task'
verilog/parser_sv.v:306: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:307: ENDCLASS  'endclass'
verilog/parser_sv.v:304: CLASS  'class' 'extend_base' ''
verilog/parser_sv.v:310: VAR  'typedef' 'base_enum' 'class' '' 'enum' '' ''
verilog/parser_sv.v:311: FUNCTION  'function' 'create' 'extend_base'
verilog/parser_sv.v:311: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:312: ENDCLASS  'endclass'
verilog/parser_sv.v:304: CLASS  'class' 'extended' ''
verilog/parser_sv.v:314: VAR  'typedef' 'be_t' 'class' '' 'base_enum' '' ''
verilog/parser_sv.v:314: COMMENT  '// type must come from base class'
verilog/parser_sv.v:315: FUNCTION  'function' 'create' 'int'
verilog/parser_sv.v:315: COMMENT  '// Must override base's create'
verilog/parser_sv.v:316: VAR  'var' 'mye' 'function' '' 'be_t' '' ''
verilog/parser_sv.v:317: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:318: ENDCLASS  'endclass'
verilog/parser_sv.v:320: TASK  'task' 'rand_with_ln320'
verilog/parser_sv.v:323: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:324: TASK  'task' 'apply_request'
verilog/parser_sv.v:324: VAR  'port' 'data_req' 'task' '' '' '' ''
verilog/parser_sv.v:324: PORT  'data_req' 'task' 'input' '' '' '1'
verilog/parser_sv.v:324: VAR  'port' 'randomize' 'task' '' 'bit' '' '1'
verilog/parser_sv.v:324: PORT  'randomize' 'task' 'input' 'bit' '' '2'
verilog/parser_sv.v:326: COMMENT  '// Generic method, not std::randomize'
verilog/parser_sv.v:328: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:330: TASK  'task' 'foreach_class_scope_ln330'
verilog/parser_sv.v:332: ENDTASKFUNC  'endtask'
verilog/parser_sv.v:334: MODULE  'module' 'clkif_334' undef '0'
verilog/parser_sv.v:336: ENDMODULE  'endmodule'
verilog/parser_sv.v:338: MODULE  'module' 'gen_ln338' undef '0'
verilog/parser_sv.v:345: ENDMODULE  'endmodule'
verilog/parser_sv.v:347: MODULE  'module' 'par_packed' undef '0'
verilog/parser_sv.v:348: VAR  'parameter' 'P1' 'module' '' 'logic [31:0]' '[3:0]' ''{1,2,3,4}'
verilog/parser_sv.v:348: COMMENT  '// unpacked array'
verilog/parser_sv.v:349: VAR  'member' 'ecc' 'struct' '' 'logic' '' ''
verilog/parser_sv.v:349: VAR  'member' 'data' 'struct' '' 'logic [7:0]' '' ''
verilog/parser_sv.v:349: VAR  'member' 'memsig' 'module' '' 'struct' '' ''
verilog/parser_sv.v:350: ENDMODULE  'endmodule'
verilog/parser_sv.v:352: MODULE  'module' 'not_a_bug315' undef '0'
verilog/parser_sv.v:353: VAR  'typedef' 'supply_net_t' 'module' '' 'int' '' ''
verilog/parser_sv.v:354: VAR  'port' 'i' 'module' '' 'int' '' ''
verilog/parser_sv.v:354: PORT  'i' 'module' 'input' 'int' '' '0'
verilog/parser_sv.v:355: VAR  'port' 'i' 'module' '' 'imp_test_pkg::byte_t' '' ''
verilog/parser_sv.v:355: PORT  'i' 'module' 'input' 'imp_test_pkg::byte_t' '' '0'
verilog/parser_sv.v:356: VAR  'port' 'bug316' 'module' '' 'supply_net_t' '' ''
verilog/parser_sv.v:356: PORT  'bug316' 'module' 'input' 'supply_net_t' '' '0'
verilog/parser_sv.v:357: ENDMODULE  'endmodule'
verilog/parser_sv.v:359: MODULE  'module' 'bins_bracket' undef '0'
verilog/parser_sv.v:360: VAR  'parameter' 'N' 'module' '' '' '' '2'
verilog/parser_sv.v:361: COVERGROUP  'covergroup' 'cg_debitor'
verilog/parser_sv.v:363: COMMENT  '// 'std' overrides std:: package, which confuses VP'
verilog/parser_sv.v:364: COMMENT  '//bins  std[] = { [0:N] };'
verilog/parser_sv.v:366: ENDGROUP  'endgroup'
verilog/parser_sv.v:367: ENDMODULE  'endmodule'
verilog/parser_sv.v:369: CLASS  'class' 'ovm_void' 'virtual'
verilog/parser_sv.v:370: ENDCLASS  'endclass'
verilog/parser_sv.v:371: CLASS  'class' 'ovm_port_base' 'virtual'
verilog/parser_sv.v:371: VAR  'parameter' 'IF' 'class' '' 'type' '' 'ovm_void'
verilog/parser_sv.v:371: PORT  'IF' 'class' '' 'type' '' '1'
verilog/parser_sv.v:372: ENDCLASS  'endclass'
verilog/parser_sv.v:373: CLASS  'class' 'uvm_build_phase' 'virtual'
verilog/parser_sv.v:373: VAR  'parameter' 'BASE' 'class' '' 'type' '' 'ovm_void'
verilog/parser_sv.v:373: PORT  'BASE' 'class' '' 'type' '' '1'
verilog/parser_sv.v:374: VAR  'var' 'type_name' 'class' '' 'static const string' '' '"uvm_build_phase"'
verilog/parser_sv.v:375: ENDCLASS  'endclass'
verilog/parser_sv.v:373: CLASS  'class' 'bug627sub' ''
verilog/parser_sv.v:378: ENDCLASS  'endclass'
verilog/parser_sv.v:373: CLASS  'class' 'bug627' ''
verilog/parser_sv.v:379: VAR  'parameter' 'TYPE' 'class' '' 'type' '' 'bug627sub'
verilog/parser_sv.v:379: PORT  'TYPE' 'class' '' 'type' '' '1'
verilog/parser_sv.v:380: VAR  'typedef' 'types_t' 'class' '' 'TYPE' '[$]' ''
verilog/parser_sv.v:381: FUNCTION  'function' 'f' 'types_t'
verilog/parser_sv.v:384: ENDTASKFUNC  'endfunction'
verilog/parser_sv.v:385: ENDCLASS  'endclass'
verilog/parser_sv09.v:001: COMMENT  '// 1800-2009 mantis1769'
verilog/parser_sv09.v:002: MODULE  'module' 'mantis1769' undef '0'
verilog/parser_sv09.v:002: VAR  'parameter' 'N' 'module' '' '' '' '1'
verilog/parser_sv09.v:002: PORT  'N' 'module' '' '' '' '1'
verilog/parser_sv09.v:005: COMMENT  '// 1800-2009 mantis1134'
verilog/parser_sv09.v:004: ENDMODULE  'endmodule'
verilog/parser_sv09.v:006: MODULE  'module' 'mantis1134_decoder' undef '0'
verilog/parser_sv09.v:007: VAR  'parameter' 'BITS' 'module' '' '' '' '3'
verilog/parser_sv09.v:007: PORT  'BITS' 'module' '' '' '' '1'
verilog/parser_sv09.v:007: VAR  'localparam' 'OUT_BITS' 'module' '' '' '' '1<<BITS'
verilog/parser_sv09.v:008: VAR  'port' 'A' 'module' '' '[BITS-1:0]' '' ''
verilog/parser_sv09.v:008: PORT  'A' 'module' 'input' '[BITS-1:0]' '' '1'
verilog/parser_sv09.v:008: VAR  'port' 'Y' 'module' '' 'reg [OUT_BITS-1:0]' '' ''
verilog/parser_sv09.v:008: PORT  'Y' 'module' 'output' 'reg [OUT_BITS-1:0]' '' '2'
verilog/parser_sv09.v:009: CONTASSIGN  'assign' 'Y' '1<<A'
verilog/parser_sv09.v:011: COMMENT  '// 1800-2009 mantis907'
verilog/parser_sv09.v:010: ENDMODULE  'endmodule'
verilog/parser_sv09.v:012: MODULE  'module' 'mantis907_default_parameter' undef '0'
verilog/parser_sv09.v:013: VAR  'parameter' 'REQUIRED' 'module' '' '' '' ''
verilog/parser_sv09.v:013: PORT  'REQUIRED' 'module' '' '' '' '1'
verilog/parser_sv09.v:014: ENDMODULE  'endmodule'
verilog/parser_sv09.v:015: MODULE  'module' 'mantis1619_default_input' undef '0'
verilog/parser_sv09.v:015: VAR  'port' 'deflt' 'module' '' 'integer' '' '10'
verilog/parser_sv09.v:015: PORT  'deflt' 'module' 'input' 'integer' '' '1'
verilog/parser_sv09.v:016: ENDMODULE  'endmodule'
verilog/parser_sv09.v:017: MODULE  'module' 'global_anal' undef '0'
verilog/parser_sv09.v:017: COMMENT  '// Don't be anal about "global" in old code'
verilog/parser_sv09.v:018: VAR  'var' 'global' 'module' '' 'integer' '' '1'
verilog/parser_sv09.v:019: COMMENT  '// But still get it right'
verilog/parser_sv09.v:021: ENDMODULE  'endmodule'
verilog/parser_sv09.v:022: MODULE  'module' 'bug400' undef '0'
verilog/parser_sv09.v:029: COMMENT  '// dobbie'
verilog/parser_sv09.v:027: ENDMODULE  'endmodule'
verilog/parser_sv09.v:030: PACKAGE  'package' 'pkga'
verilog/parser_sv09.v:031: ENDPACKAGE  'endpackage'
verilog/parser_sv09.v:032: PACKAGE  'package' 'pkgb'
verilog/parser_sv09.v:033: ENDPACKAGE  'endpackage'
verilog/parser_sv09.v:034: MODULE  'module' 'impbegin' undef '0'
verilog/parser_sv09.v:035: IMPORT  'pkga' '*'
verilog/parser_sv09.v:036: IMPORT  'pkgb' '*'
verilog/parser_sv09.v:037: VAR  'port' 'foobar' 'module' '' '' '' ''
verilog/parser_sv09.v:037: PORT  'foobar' 'module' 'input' '' '' '1'
verilog/parser_sv09.v:038: ENDMODULE  'endmodule'
